module  dds                        //K=300
(
input clk,rst_n,clkfc,
input CS_dds,
input wr_n,
input [7:0]addr,
input [31:0]date_in,
output [13:0]date_sin,
output [11:0]add_sin_12
);
reg [19:0]date_k=20'd100000;
reg [19:0]add_sin;
//always@(posedge clk,negedge rst_n)
//begin
// if(!rst_n)
//  date_k<=20'd0;
// else if(CS_dds&&(!wr_n))
//  case (addr)
//   8'd0:date_k<=date_in[19:0];
//	default:date_k<=date_k;
//  endcase
//end
always@(posedge clkfc,negedge rst_n)
begin
 if(!rst_n)
  add_sin<=20'd0;
 else
  begin
  add_sin<=add_sin+date_k;
  end
end
sinrom_add12_date14	sinrom_add12_date14_inst (
.address ( add_sin_12 ),
.clock ( clkfc ),
.q ( date_sin )
);

assign add_sin_12=add_sin[19:8];
endmodule 